韜（τ）定律指明了半導(dǎo)體行業(yè)的最終競爭會從“誰的節(jié)點(diǎn)更小”變成“誰的端到端系統(tǒng)效率更高”。

文｜《中國企業(yè)家》記者 閆俊文
見習(xí)編輯｜李原編輯｜何伊凡

頭圖來源｜華為官網(wǎng)

1965年提出的摩爾定律，正在被宣告過時(shí)。

英偉達(dá)CEO黃仁勛、臺積電創(chuàng)始人張忠謀、OpenAI創(chuàng)始人阿爾特曼，均表示過對摩爾定律的疑義?，F(xiàn)在，陣營里又多了一位華為女高管。

5月25日，華為半導(dǎo)體業(yè)務(wù)部總裁何庭波宣布，基于華為過去6年做出381款芯片的經(jīng)驗(yàn)，她提出了新理論——韜（τ）定律。

受此消息影響，A股半導(dǎo)體公司當(dāng)日集體大漲。華虹公司、中芯國際盤中漲停，半導(dǎo)體上下游概念公司股價(jià)也普遍飄紅。

何謂韜（τ）定律？簡而言之是以“時(shí)間縮微”替代“幾何縮微”，通過邏輯折疊等創(chuàng)新技術(shù)，壓縮芯片內(nèi)的走線距離、互聯(lián)時(shí)延，提高電信號傳輸效率，讓芯片從2D平面進(jìn)化為3D立體，從而開拓出一條有別于追求制程納米節(jié)點(diǎn)的新路。

一位半導(dǎo)體先進(jìn)封裝的從業(yè)者告訴《中國企業(yè)家》：圈內(nèi)人對韜（τ）定律的提出頗感興奮，韜（τ）定律本質(zhì)是為了擺脫EUV高端光刻機(jī)的束縛。光刻機(jī)要依靠全球供應(yīng)鏈才能生產(chǎn)，且良率把控難度大。

“傳統(tǒng)6納米的芯片一次流片要花費(fèi)6億元人民幣，且不一定每次都能成功。從芯片設(shè)計(jì)到晶圓制造，各環(huán)節(jié)研發(fā)與生產(chǎn)成本高昂?！钡ㄟ^“邏輯折疊”，芯片性能即便達(dá)不到傳統(tǒng)路徑的100%效果，但也可以用更低成本達(dá)到95%的效能，并更具穩(wěn)定性。

另有行業(yè)人士表示：韜定律讓晶圓廠競爭壓力被重新分配了。過去的邏輯是每代都要跑到最先進(jìn)節(jié)點(diǎn)，投資巨大、風(fēng)險(xiǎn)集中在少數(shù)幾家。韜定律指出同樣的系統(tǒng)性能可以通過封裝和架構(gòu)來換取，不是每家都必須跑到最前沿。

這對中芯國際這樣的企業(yè)有一定戰(zhàn)略解壓的意義——成熟節(jié)點(diǎn)加上先進(jìn)封裝工藝支撐，將成為一條可行的路。

回到原點(diǎn)，韜（τ）定律的“邏輯折疊”技術(shù)又究竟是什么？

華為Fellow（華為技術(shù)最高榮譽(yù)之一）獲得者夏晶在演講中提到了兩個(gè)有趣的比喻。他說：一張普通的A4紙薄得幾乎沒有厚度，但對折42次，它的厚度可以跨越地球到月球的距離。

另一個(gè)比喻是，大自然從無序的氨基酸通過蛋白質(zhì)折疊，從而形成生命體。而韜（τ）定律也可以通過對零散、平鋪、冗余硬件的不斷重構(gòu)和優(yōu)化，讓它蛻變?yōu)楦咝е悄艿乃懔ιw，完成算力的深度進(jìn)化與持續(xù)生長。

以手機(jī)SoC（系統(tǒng)級芯片）為例，邏輯折疊依托混合鍵合、背面布線等先進(jìn)工藝，通過超高密度垂直互聯(lián)，將平面電路做細(xì)粒度立體分層拆分，上下層協(xié)同設(shè)計(jì)，不增加封裝尺寸前提下提升有效晶體管密度，從而提升性能。

來源：視覺中國

韜（τ）定律推演到極致，便是華為“集群折疊”的超節(jié)點(diǎn)產(chǎn)品。

昇騰384超節(jié)點(diǎn)包括了384顆NPU和192顆鯤鵬CPU，技術(shù)的關(guān)鍵不在于單顆芯片，而是芯片間的互聯(lián)通信時(shí)延，華為通過自主開發(fā)的靈衢總線將成百上千顆芯片虛擬為一顆巨型邏輯芯片。

在5月26日的IEEE中國會議上，夏晶在演講中說：“我們必須在（超節(jié)點(diǎn)）規(guī)模持續(xù)擴(kuò)張的同時(shí)，不斷優(yōu)化互聯(lián)，持續(xù)壓低延遲，持續(xù)降低通信開銷，讓系統(tǒng)增大的過程中還能更高效，更快，不斷把多芯片折疊起來的過程，我們把它叫system folding（系統(tǒng)折疊）。”

昇騰384超節(jié)點(diǎn)通過用光模塊取代傳統(tǒng)的銅線束，吞吐Token效率做到了行業(yè)最佳。在2026年第四季度，華為將上線“950超節(jié)點(diǎn)”，它連接了8192張昇騰950DT卡，算力規(guī)模是昇騰384超節(jié)點(diǎn)的20多倍，這也將進(jìn)一步讓適配了昇騰的DeepSeek等模型廠商更具Token價(jià)格優(yōu)勢。

一言以概之，韜（τ）定律指明了半導(dǎo)體行業(yè)的最終競爭會從“誰的節(jié)點(diǎn)更小”變成“誰的端到端系統(tǒng)效率更高”。

主導(dǎo)這一切的何庭波又是誰？

作為華為半導(dǎo)體業(yè)務(wù)部總裁，2019年5月地緣摩擦加劇之際，她在華為海思發(fā)出內(nèi)部信，結(jié)尾是：“前路更為艱辛，我們將以勇氣、智慧和毅力，在極限施壓下挺直脊梁，奮力前行。滔天巨浪方顯英雄本色，艱難困苦鑄造諾亞方舟。”

此后，何庭波帶領(lǐng)團(tuán)隊(duì)在6年時(shí)間做出381款芯片，其中包括麒麟芯片、鯤鵬CPU、昇騰GPU等一系列芯片。5月26日接受《人民日報(bào)》采訪時(shí)，她表示：未來4年、5年、10年的加速度，我們跟另一條道路完全可以相比，我們不會越來越遠(yuǎn)，只會越來越好。

《中國企業(yè)家》結(jié)合對半導(dǎo)體從業(yè)者采訪、5月25日何庭波公布的技術(shù)論文，以及5月26日，華為兩位Fellow獲得者黃永和夏晶解讀韜（τ）定律的演講，重點(diǎn)梳理并解答了以下5個(gè)關(guān)鍵問題：

邏輯折疊，究竟折疊了什么？

芯和半導(dǎo)體副總裁倉巍告訴《中國企業(yè)家》：過去的芯片設(shè)計(jì)，像是在一座小鎮(zhèn)上蓋房子——把每棟房子造得越來越小，這樣同樣大的地皮上就能住更多人。但這也讓街道變多，越來越繞。而“邏輯折疊”，好比把平房變成樓房。房子不用縮小，地皮不用變大，樓層之間裝上電梯，人們要交流，直接乘電梯上下就行，再不用在地面上繞遠(yuǎn)路。

在邏輯折疊技術(shù)之下，芯片布線短了，寄生的電阻和電容就小了；電阻、電容小了，信號傳得更快，功耗更低，頻率可以更高。

技術(shù)論文提到，在AI系統(tǒng)上，通過系統(tǒng)堆棧，預(yù)計(jì)到2035年硬件集成度將增長100倍以上。

來源：中國科學(xué)院科技論文預(yù)發(fā)布平臺截圖

倉巍解釋道，傳統(tǒng)AI芯片的封裝，好比一棟只有前后兩個(gè)門的倉庫。倉庫里面可以無限擴(kuò)建貨架（算力），但所有貨物的進(jìn)出只能走這兩扇門。貨架越多，堵在門口的貨車就越多，再大的倉庫也被兩扇門卡死了。

華為的解法是拆掉了倉庫的屋頂，讓貨物可以從天上直接吊進(jìn)吊出——內(nèi)存、供電、光互連全部改走垂直方向。倉庫擴(kuò)多大，頭頂?shù)难b卸面積就跟著擴(kuò)多大，徹底繞開了門口的擁堵。

“韜定律的核心主張，是讓芯片工程師、系統(tǒng)架構(gòu)師、軟件工程師都圍繞壓縮這個(gè)時(shí)間來協(xié)同，而不是各自在自己那一層做優(yōu)化。”倉巍說。

芯片折疊之后，技術(shù)上有哪些挑戰(zhàn)？

倉巍提到，芯片在實(shí)現(xiàn)折疊之后，最核心的挑戰(zhàn)是良率。兩張晶圓鍵合在一起，對準(zhǔn)精度要達(dá)到0.5微米以內(nèi)，鍵合節(jié)距要做到1.5微米甚至更小。任何一張晶圓上的缺陷，都會影響整個(gè)堆疊的成品率。

華為的解法是設(shè)計(jì)層面的“智能冗余”——通過預(yù)留修復(fù)路徑，讓失效單元可以被旁路繞過，把失效率控制在100ppm以下，修復(fù)率達(dá)到99.9%。

晶圓間工藝差異是另一個(gè)棘手問題。兩張晶圓來自不同批次，有時(shí)甚至來自不同節(jié)點(diǎn)，閾值電壓、驅(qū)動電流、互連電阻都會有偏差，疊加到時(shí)鐘樹分布上，很容易讓時(shí)鐘偏斜（skew）超出預(yù)算，導(dǎo)致芯片工作不穩(wěn)定。

技術(shù)論文明確指出這需要自適應(yīng)補(bǔ)償機(jī)制，以及能做跨層時(shí)序收斂的EDA工具——后者目前在業(yè)界基本是空白。

此外，光連接的穩(wěn)定性也是一大挑戰(zhàn)。在數(shù)據(jù)中心的計(jì)算服務(wù)器和超節(jié)點(diǎn)上，采取光連接雖然效率高，但解決“數(shù)據(jù)丟包”問題則存在挑戰(zhàn)。

對此，華為技術(shù)專家解釋：銅線連接也會丟包，但因是物理連接，所以偶發(fā)性的丟包會按照協(xié)議重發(fā)；但光連接出現(xiàn)閃斷，需要更上層的方式解決問題。專家說：“如果光出現(xiàn)閃斷，它很有可能并不是一個(gè)幾個(gè)納秒級的，它甚至是秒級的，在這種級別的閃斷情況下，需要上層軟件來干預(yù)。”

韜（τ）定律會和摩爾定律一樣“撞墻”嗎？

“摩爾定律撞墻”不是說人類已經(jīng)不能做2nm或1nm芯片，而是說幾何微縮仍在繼續(xù)，但其性能、能效和成本紅利已經(jīng)顯著下降。

摩爾定律指的是集成電路上可以容納的晶體管數(shù)目在大約每經(jīng)過18個(gè)月到24個(gè)月便會增加一倍。換言之，處理器的性能大約每兩年翻一倍，同時(shí)價(jià)格下降為之前的一半。

目前，摩爾定律遇到了四道墻——成本、功耗、內(nèi)存、互連：

成本墻，EUV光刻機(jī)一臺造價(jià)超過1.5億美元，折舊成本直接壓在晶圓上；一顆2納米芯片的設(shè)計(jì)費(fèi)用已超過10億美元；單位晶體管成本不降反升。

功耗墻，晶體管越堆越多，芯片的發(fā)熱卻壓不住。今天一顆高端AI加速器的熱設(shè)計(jì)功耗已經(jīng)超過1000瓦，讓散熱已經(jīng)成為一門獨(dú)立的工程學(xué)。

來源：AI生成

內(nèi)存墻，AI大模型訓(xùn)練和推理高度依賴頻繁的內(nèi)存訪問，內(nèi)存帶寬不夠，再多的算力也在等數(shù)據(jù)，利用率很低。

互連墻，大型AI集群超過80%的能耗來自數(shù)據(jù)搬運(yùn)而非計(jì)算本身，說明互連已經(jīng)成為主要矛盾。

韜（τ）定律和邏輯折疊也存在其物理限制，它的盡頭又在哪里？

華為技術(shù)專家表示，為了彌補(bǔ)摩爾定律演進(jìn)放緩帶來的影響，他們會有折疊兩層到三層甚至多層的需要，并且已經(jīng)開展了研究，未來會有相關(guān)產(chǎn)品上市。

他們還預(yù)告，鯤鵬960的三層堆疊架構(gòu)，目標(biāo)沖擊4GHz主頻，單位投影晶體管密度突破200MTr/mm2（百萬晶體管/平方毫米），依托工藝迭代優(yōu)化鍵合間距，實(shí)現(xiàn)垂直互聯(lián)無繞線直通。

韜（τ）定律如何影響半導(dǎo)體產(chǎn)業(yè)鏈上下游？

何庭波在論文里提到，將τ縮微呈現(xiàn)為一個(gè)完成的體系是有誤導(dǎo)性的，若干實(shí)質(zhì)性問題仍然懸而未決。但論文也預(yù)告說，一條τ原生的工具鏈——開放、多物理場、3D原生，將是未來十年最重要的賦能投資。

有EDA廠商告訴《中國企業(yè)家》，他們已經(jīng)在積極布局韜（τ）定律帶來的衍生產(chǎn)業(yè)鏈。他們認(rèn)為，對于華為來說，晶圓制造并非最大難點(diǎn)，核心瓶頸在芯片架構(gòu)設(shè)計(jì)與多維度仿真，涵蓋電路、芯片、系統(tǒng)全層級，要完成多維度仿真，反復(fù)迭代，匹配工藝實(shí)際效果，這需要芯片設(shè)計(jì)公司、基板廠、封測廠打破壁壘，聯(lián)合作戰(zhàn)。

AI投資人、深圳數(shù)據(jù)經(jīng)濟(jì)研究院AI經(jīng)濟(jì)研究中心聯(lián)席主任王捷曾參與摩爾線程天使輪、長鑫存儲C輪等硬科技項(xiàng)目投資。他表示，對于設(shè)計(jì)來說，未來將從只做傳統(tǒng)的二維設(shè)計(jì)，轉(zhuǎn)向也要做3D-aware architecture（原生支持三維堆疊的芯片架構(gòu)）。對于晶圓廠來說，成熟制程的重要性會上升，多層邏輯堆疊可能帶來晶圓需求顯著增加。

華為如何攻堅(jiān)克難？

今年2月，英特爾CEO陳立武在一次公開場合上表示，他發(fā)現(xiàn)，在美國重重阻撓下，華為依然找到了至少100名頂尖設(shè)計(jì)師。

陳立武說，當(dāng)他詢些設(shè)計(jì)師，如何攻克技術(shù)難題時(shí)，他們回答：“雖然我們被限制使用許多工具，但我們有自己的‘土辦法’，我們能搞定。”

華為技術(shù)專家在5月26日的演講中也對此間接回應(yīng)道：“鯤鵬950 CPU通過芯片折疊不僅僅獲得了單位面積更多的晶體管，放了更多的CPU，還通過時(shí)鐘互聯(lián)供電的一體化設(shè)計(jì)，讓多芯片像一顆芯片一樣運(yùn)行。”

據(jù)媒體報(bào)道，將于今年秋季面世的麒麟手機(jī)芯片已經(jīng)率先采用了邏輯折疊技術(shù)，性能大幅提升。預(yù)計(jì)到2031年，基于該定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。